The G2 bus was examined from the following doubts.
以下の疑問点から G2 バスを調べました。
1) Is byte alignment possible ?
バイトアライメントは可能か？
2) Is the long word access possible ?
ロングワードアクセスは可能か？
3) Can the access time be controlled ?
アクセスタイムはコントロールできるのか？
4) Possibility of BBA clone
BBA クローンの可能性
1) G2 bus mode
byte or word access:
/AEN -__--------------
/BTA -------_---------
/BTB -------_---------
ADxx aADDDDD D: byte data (AD[15:8] or AD[7:0]) or word data (AD[15:0])
/xBE -_______--------- /LBE and /UBE (lower byte enable / upper byte enable)
long word access:
/AEN -_______---------
/BTA -------_----_----
/BTB -------______----
ADxx aAdddddDDDDD d: low word data D: high word data
/xBE -____________---- /LBE and /UBE (lower byte enable / upper byte enable)
-: one step equal one system clock cycle (40nSEC)
a: low word address (A[15:1] lsb 1bit alway '0' {A[0]})
A: high word address (A[28:16] msb 3bit always '0' {A[31:29]})
(There is a possibility that the address overlaps when the SPU side is accessed
when the decipherment is done only with low word address.)
G2 bus 22pin / 20pin ('/BTA' and '/BTB') controls the access time. (see concept circuit)
If this control is not used, it ends automatically by the time-out (1.2uSEC).
When a long word is accessed, it is always necessary.
(It becomes only the bus cycle of lower word if it doesn't control.)
direction information of '/LBE': (read / write operation)
read operation:
CLK __--__--__--__--_
/AEN --________-------
/LBE ------___________ direction (read) / lower byte enable
/UBE ------___________
write operation:
CLK __--__--__--__--_
/AEN --________-------
/LBE --_______________ direction (write) / lower byte enable
/UBE ------___________
* this timing is word access
2) simple bus mode (modem / lan adaptor [HIT-0300] area {0xa0600000 - 0xa06007ff})
byte/word/long read access:
AD[15:8] aaaaaaaaaaaaa a: 8 bit address bus (AD[15:8])
/MODEMCS ---__________----
/UBE(/RD) -----_______-----
/LBE(/WR) -----------------
AD[7:0] DDDDDDDDD D: 8 bit data bus (AD[7:0])
byte/word/long write access:
AD[15:8] aaaaaaaaaaaaa a: 8 bit address bus (AD[15:8])
/MODEMCS ---__________----
/UBE(/RD) -----------------
/LBE(/WR) -----_______-----
AD[7:0] DDDDDDDDD D: 8 bit data bus (AD[7:0])
access is long word alignment.
only the lowest byte is valid though byte/word/long can be accessed. (In fact 8bit bus)
The connector is removed from the modem unit.
The connector is carefully removed
because it is bonded in two places besides solder.
(When you recycle the modem unit)
モデムユニットからコネクタを外します。
半田以外に2ヶ所接着剤で固定されているので
注意深く外します。
It wires for the connector.
I used a universal board.
The pin number is understood from the silk number
of the removed modem unit.
ユニバーサル基板を使いましたが半田面のラウンド
が邪魔なので部品面を使い、ヒロセの 50pin のコネクタ
は半田面側にホットボンドで固定しました。
ピン番号は外したモデムユニットのシルク番号で分かります。
To examine the modem under operation,
I processed the modem unit.
The mystery of the G2 bus was able to be
solved thanks to this modem unit.
about USBN9603:
USBN9603 is a slave controller of USB.
(It is not possible to use it as a host controller.)
example of USB device:
USBN9603 slave controller SPI/parallel interface
SL811HST host/slave controller parallel interface
MAX3421 host/slave controller SPI interface
(The bus interface of SL811HST is also almost the same as the case of USBN9603.)
■ design example: RTL8019AS LAN Adapter (non compatible HIT-0300) ▲
spec of RTL8019AS LAN Adapter:
device mapping: (byte access only)
0xb4000040 - 0xb400007e: RTL8019AS registers {even address} (lower byte mapping)
0xb4000041: ID code 1 register '0x80' {read only} (upper byte mapping)
0xb4000043: ID code 2 register '0x19' {read only} (upper byte mapping)
0xb400007f: control register {read/write} (upper byte mapping)
bit[7] interrupt enable {active high} (read/write)
bit[6] interrupt status {active high} (read only)
bit[5:1] not use {read always '00000'}
bit[0] reset {active high} (read/write)
interrupt: use /IRQA
device access time: 200nSEC (use /BTA /BTB control)
(When RTL8019AS is accessed, it is extended by the state of 'IOCHRDY' terminal.)
Why 8bit bus (RTL8019AS) ?
Wiring can be a little.
Lan adapter (HIT-0300) is 8bit bus base.
Low cost.
Why RTL8019AS ?
Because there was a stock.
■ design example: AX88796BLF LAN Adapter (non compatible HIT-0300) ▲
spec of AX88796BLF LAN Adapter:
device mapping: byte mapping (word access is only in the Remort DMA port)
0xb4000100 - 0xb400013f: AX88796 registers (80186 bus mode)
0xb4000140: ID code 1 register '0x87' {read only}
0xb4000141: ID code 2 register '0x96' {read only}
0xb4000142: control register {read/write}
bit[7] interrupt enable {active high} (read/write)
bit[6] interrupt status {active high} (read only)
bit[5:1] not use {read always '00000'}
bit[0] reset {active high} (read/write)
interrupt: use /IRQA
AX88796BLF LANモジュールについて問い合わせがあったのでここに書いておきます。
これは仕事で作った物ですが、本番の基板が出来るまで DREAMCAST の G2バスに接続して
ドライバーのテストをしていました。残念ながら回路図書いてませんが、LANモジュール
自体は ASIX のユーザマニュアルそのままで G2バスとの接続はアドレスデコードに CPLD
（G2バスステートマシーン&アドレスデコード）、データバスはバッファー入れずに 16bit
直結（3.3V系）です。それから LANコン側の設定は 80186バスモードです。
（当初間違ってDMAポートをバイトアクセスして若干はまりましたが、問題なく動作しました。
ちなみに AX88796BLF に対応した DCTOOL も移植しました。）
回路図を書くのが面倒なので CPLD のソースだけ乗せておきます。
（AX88796BLF の SA0 は G2バスの LBE(14pin: lower byte enable）に接続）
追記: AX88796BLF LAN アダプターの転送速度について
残念ながらせっかくの 100BASE-TX 接続時でも 10BASE-T 時とほぼ同じくらいの転送速度でした。
（BBA(HIT-400) 使用時の約 1/2 のスピード）
ある程度予想はしてましたが、G2バス上のデバイスへのプログラムループによるデータ転送
は制御されたアクセスタイムとは別にサイクルタイムの周期が約 1uSEC あるためです。
（サイクルタイムの 1uSEC は恐らくSH4 <=> G2bus バス回路に存在する速度差吸収の FIFO
バッファー、DMA等バス使用権を獲得するまでの待ち時間だと思われます。ちなみに DMA時の
転送バイト数、32バイトの倍数というのは恐らく FIFOの段数に起因していると思われます）
BBAとの転送速度の違いは、AX88796BLFへのデータポートが16bit幅なのに対してBBAの場合
内部PCI上のメモリをG2バス上に写像させた空間に１回のバスアクセスでロングワード32bit
幅で転送(memcpy)できる為です。(BBA使用時のdc-toolはDMA未使用）
ちなみにG2バスの転送速度 50Mbytes/SEC という値は一回のバスアクセスでウエイト無しの
バースト転送ができる DMA転送を行った時のスピードになります。
これも回路図を書く元気がでない原因でもあります^^;
追記:
別件のいたずらでこの CPLD のコード眺めてたら思いっきりミスってました。
end pulse を出してるつもりがデータステートからエンドステートに移行する際
bus_end <= 1'b0; の一行書き忘れてました。
（最低速なバススピード！しっかりオシロで確認しなかった初歩的なミス。
目的がパケット送受信の基本動作で、スピード気にしてなかった。）
一行書き加えて転送速度見ると BBA に負けてますが 8割程度のスピードでした。
このままでは面白くないので Remort DMA port をロングワードアクセスで
2回のワードアクセスに変換する改造を加えたところ BBAより1割ほど高速でした^^;
ちなみにこれは IDEインターフェースの PIO転送の高速化にも応用できます。
（劇的なスピードアップにならないのはこの辺りがソフト転送の限界です）
あとは本物の DMAに対応するアイデアもあるんですが、今度時間が空いたときに
でも試してみようと思います。
追記:
AX88796BLF LAN adapter for G2 bus を DMA対応に出来ました。
SA5 FIFO に対して直接デバイスアドレス固定のDMAが出来ればベストでしたが
SH4側のDMAコントローラはBIOS初期化の状態のまま使いたかったので1パケット
分の架空のメモリ空間を設定して、その空間へのDMAをLANコン側のバースト転送
にすりかえる方法をとりました。（トグルラインは SA1 を使用）
（アドレスオートインクリメントか固定かをSH4側でしか設定できないのか
それともG2バス側のDMAコントローラでも設定できるのか不明。
どちらの方法でもCPLD側の回路はそれ程変わりません）
DMA転送のスピードはライトでは問題ありませんがリードでエラーが出たので
1ウエイトいれて2クロック分の80nSECにしました。結局 25MBytes/sec です。
（バスバッファー入れると1clockでもいけるかもしれません）
// Speed-up of software data transfer. (Long word access to DMA port register)
// (Other registers except the DMA port are the byte accesses.)
// Word access:
// ---__---- AX88796BLF csn/rdn/wrn {word(80nSEC)}
// -_------- aen
// ----_---- btan/btbn
// 013226000 state number
// Long access: (convert long access => 2times word access)
// ---__-__- AX88796BLF csn/rdn/wrn {low word(80nSEC),separator(40nSEC),high word(80nSEC)}
// -____---- aen
// ----_--_- btan
// ----____- btbn
// 013223226 state number
//
// G2 DMA transfer. (AX88796BLF SA5 FIFO burst transfer)
// (The DMA transfer to a specific memory space is converted into the burst transfer to AX88796BLF.
// specific memory space: 0xb4000180 - 0xb40007ff (Only the space is reserved.))
// --________ ______- AX88796BLF csn/rdn/wrn (data(80nSEC)*n words (25MBytes/SEC))
// __-------- ------_ AX88796BLF SA5 (hi: enable FIFO burst transfer)
// ____--__-- --__--_ AX88796BLF SA1 (toggle)
// -_________ ____--- aen
// ---_-_-_-_ -_-_-_- btan
// ---_______ ______- btbn
// 0145454545 4545456 state number
それにしてもG2バスのDMAコントローラについては、まだ分からない事
だらけです。
以下に私が確認しているDMA転送について少し書いておきます。
G2バスのDMAについて
私が理解しているG2バス上のデバイスに対するDMAの方法です。
但しG2バス上の未解明の端子にあると思われるDMAリクエスト端子は使わず
ソフトウエアトリガでDMAを実行します。
（G2バス上のデバイスは long access / burst transfer に対応するため
BTA/BTB (22pin/20pin) 信号の制御が必要です。）
下のコードはG2バス上にメモリを置いてDMAを実験した時の物です。
（BBAクローンで実験していた基板です)
元は bitmaster氏が書いた SPU側への DMAを行うサンプルコードを参考に
必要最小限のコードにしてあります。
（SH4 側のDMAコントローラは BIOSが初期化した状態のままです。
G2バス側のDMAコントローラもなにやら MAGICコードがありますが
特にいじらなくても問題ありません）
各レジスタ G2バス側のアドレス/システムアドレス/サイズ/ディレクション
（各アドレスレジスタは32バイトのアライメントでサイズは32の倍数）
DMA_MODE には 0 でソフトウエアトリガと解釈しました。
DMA_ENABLE を ON にしてから
DMA_START を ON にする事で DMA が開始します。
DMA の終了は DMA_START の同じビットが 0 になるのを待ちます。
（DMA_SIZE の MSB を 1 にしておくとDMA 終了時 DMA_ENABLE は 0）
#define G2_DEV 0xb4000000 // G2バス上に置いた64KbytesのSRAM
// G2 DMA (CH0) control register
#define DMA_CONT_BASE 0xa05f7800
#define DMA_EXT_ADRS (*((volatile ulong *)(DMA_CONT_BASE+0)))
#define DMA_SYS_ADRS (*((volatile ulong *)(DMA_CONT_BASE+4)))
#define DMA_SIZE (*((volatile ulong *)(DMA_CONT_BASE+8)))
#define DMA_DIR (*((volatile ulong *)(DMA_CONT_BASE+12)))
#define DMA_MODE (*((volatile ulong *)(DMA_CONT_BASE+16)))
#define DMA_ENABLE (*((volatile ulong *)(DMA_CONT_BASE+20)))
#define DMA_START (*((volatile ulong *)(DMA_CONT_BASE+24)))
static void dma_transfer(uchar *buf, int len, int dir)
{
DMA_EXT_ADRS = G2_DEV & 0x1fffffe0; // G2 device address
DMA_SYS_ADRS = (ulong)buf & 0x1fffffe0; // buffer address
DMA_SIZE = ((ulong)(len + 31) & ~31) | 0x80000000; // length / auto dma disable
DMA_DIR = dir; // direction (0:sys to dev / 1: dev to sys)
DMA_MODE = 0; // software trigger
DMA_ENABLE = 1; // enable dma
DMA_START = 1; // start dma
while (DMA_START & 1) // wait DMA end
;
}
G2バスのDMAチャンネルは全部で4つありますが、残りの3つのチャンネルでも
同じようにソフトウエアトリガで DMA転送可能です。恐らくDMA_MODEに対して5を
設定するとそれぞれチャンネル毎に割り当てられたハードウエアリクエストに対応
してDMAが可能になると想像してます。チャンネル0 は SPU用で、あとは未解明の
G2バスのDMAリクエスト端子です。
（恐らく G2バス<=>SPU や G2バス<=>BBA(PCIbridge）のバスインターフェースには
FIFO バッファーがあり、その FIFO バッファーが空かどうかのフラグが DMAリクエスト
信号として使われていると思います。）
追記: 2011/6/28
G2 バス上の DMAリクエスト端子が判明しました。
G2バスで未解明の端子は残り少ないですが、3個所並んで空いてるピンで外部トリガの
実験してみたところビンゴでした。
7pin: /DRQ3 * DMA request CH3 {input} (G2 DMA request for CH3 (when hardware trigger mode))
8pin: /DRQ2 * DMA request CH2 {input} (G2 DMA request for CH2 (when hardware trigger mode))
9pin: /DRQ1 * DMA request CH1 {input} (G2 DMA request for CH1 (when hardware trigger mode))
実験は AX88796BLF lan adapter 用に移植した dc-load-ip を改造して試しました。
CPLDに DMAリクエスト信号を出力するポートを追加してトリガモードをハードトリガモードで
各チャンネル毎に端子を変更、対応するチャンネルで DMA転送が動作する事を確認しました。
以下のリストはその時の DMA転送部分の関数です。
上記のソフトウエアトリガモードと違う点は
DMA_MODE モードを 5 に設定
DMA_ENABLE を ON にしてから
DMA_START を ON にしてチャンネルに対応したG2バス上の /DRQX 端子が low になると
DMA が開始します。
DMA の終了は DMA_START の同じビットが 0 になるのを待ちます。
DMA 終了後 /DRQX 端子を hi にします。
（DMA転送中 /DRQX 端子は low を維持する必要があります。今回の実験ではソフト側で
/DRQX をコントロールしていますが、実際は DMAリクエストを要求するハード側から必要な
データ数に達するまで /DRQX 端子を low に維持するという動作になります）
（注: DMA転送はキャシュと実メモリとの不整合を防ぐ為システムメモリをキャッシュの
効かない P2エリアで使うか DMA実行前にキャッシュをフラッシュする操作が必要です）
#define DMA_CH 1 // G2 DMA channel (0 - 3)
#define DMA_CONT_BASE (0xa05f7800+(DMA_CH * 32)) // G2 DMA (DMA_CH) base address
#define DMA_EXT_ADRS (*((volatile ulong *)(DMA_CONT_BASE+0))) // external memory address
#define DMA_SYS_ADRS (*((volatile ulong *)(DMA_CONT_BASE+4))) // system memory address
#define DMA_SIZE (*((volatile ulong *)(DMA_CONT_BASE+8))) // dma count
#define DMA_DIR (*((volatile ulong *)(DMA_CONT_BASE+12))) // dma direction
#define DMA_MODE (*((volatile ulong *)(DMA_CONT_BASE+16))) // dma trigger mode
#define DMA_ENABLE (*((volatile ulong *)(DMA_CONT_BASE+20))) // dma enable
#define DMA_START (*((volatile ulong *)(DMA_CONT_BASE+24))) // dma start
static void dma_transfer(uchar *buf, int len, int dir)
{
DMA_EXT_ADRS = DMA_AREA & 0x1fffffe0; // CPLD DMA area address
DMA_SYS_ADRS = (ulong)buf & 0x1fffffe0; // buffer address
DMA_SIZE = ((ulong)(len + 31) & ~31) | 0x80000000; // length / auto dma disable
DMA_DIR = dir; // direction (0:sys to dev / 1: dev to sys)
DMA_MODE = 5; // hardware trigger mode
DMA_ENABLE = 1; // enable dma
DMA_START = 1; // start dma
DMAREQ &= ~1; // LOW: DMA request CH1 (DRQ1: 9pin)
while (DMA_START & 1) // wait DMA end
;
DMAREQ |= 1; // HI: DMA request CH1 (DRQ1: 9pin)
}
■ design example: LAN Adapter HIT-0300 clone (use MB86964) ▲
HIT-0300 original block diagram
spec of LAN Adapter HIT-0300 clone:
used device:
XC9572XL-VQ44: G2 bus (simple bus mode) interface logic
MB86964: lan controller (an original lan adaptor uses MB86967)
TC55257: buffer SRAM 32kbytes
93C46: serial EEPROM (for MAC address)
device mapping: (long word alignment mapping (simple bus mode))
0xa0600400 - 0xa060043c: MB86964 lan controller device
(change DLCR7 register ID code. MB86964{'01'} => MB86967{'10'})
0xa0600440: EEPROM control port (BMPR16){EECS/EESK} (for MB86967 compatibility)
bit[7] not use (read/write)
bit[6] EESK (read/write)
bit[5] EECS (read/write)
bit[4:0] not use (read/write)
0xa0600444: EEPROM data in/out port (BMPR17){EEDO/EEDI} (for MB86967 compatibility)
bit[7] read:EEDO write:EEDI
bit[6:0] not use {read always '0000000'}
0xa0600480: reset port register
bit[7:1] not use {read always '0000000'}
bit[0] reset {active high} (read/write)
interrupt: use /IRQA
Verification software:
IP-upload 1.0.4 -- pic
KOS 1.1.9 network samples
NetBSD 3.1 -- pic1pic2
httpd-ack (v20070720) -- pic (It is necessary to set ISP by using BBA.)
■ design example: LAN Adapter HIT-0300 clone (use MB86967) ▲
spec of LAN Adapter HIT-0300 clone:
used device:
XC9572XL-VQ44: G2 bus (simple bus mode) interface logic
MB86967: lan controller
TC55257: buffer SRAM 32kbytes
93C46: serial EEPROM (for MAC address)
device mapping: (long word alignment mapping (simple bus mode))
0xa0600400 - 0xa060047c: MB86967 lan controller device
0xa0600480: reset port register
bit[7:1] not use {read always '0000000'}
bit[0] reset {active high} (read/write)
interrupt: use /IRQA
